By Toradex秦海
1). 简介
NXP iMX7是NXP基于Cortex-A7和Coretex-M4异构多核架构的ARM处理器，其中iMX7 Dual型号SoC支持两路MAC控制器，可以通过外置百兆或者千兆PHY芯片扩展两路以太网接口，本文就基于Toradex基于NXP iMX7 Dual SoC的ARM核心板模块Colibri iMX7D示例扩展两路以太网。
2). 第一路以太网
a). Colibri iMX7D模块已经通过模块上面部署的一个Microchip KSZ8041NL 百兆PHY芯片默认支持了第一路百兆以太网
b). KSZ8041NL的参考电路请参考这里（原理图示例的SoC MAC端来自Toradex VF61 ARM模块的定义，在iMX7或者其他平台上面不能直接引用，请只参考PHY一侧的连接）
c). 由于选择的iMX7D ENET1 MAC RMII接口 50MHz 参考时钟输出引脚GPIO1_IO12和另外一个M4核心的NMI输入引脚冲突，因此最终在设计中，这一路的KSZ8041PHY使用了外部参考时钟，没有使用iMX7 ENET1的参考时钟输出
d). 基于上述配置的第一步以太网对应的device tree节点定义和pinmux定义请参考如下，内核基于4.9.166版本
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# arch/arm/boot/dts/imx7-colibri.dtsi
……
&fec1 {
pinctrl-names = "default", "sleep";
pinctrl-0 = <&pinctrl_enet1>;
pinctrl-1 = <&pinctrl_enet1_sleep>;
clocks = <&clks IMX7D_ENET1_IPG_ROOT_CLK>,
<&clks IMX7D_ENET_AXI_ROOT_CLK>,
<&clks IMX7D_ENET1_TIME_ROOT_CLK>,
<&clks IMX7D_PLL_ENET_MAIN_50M_CLK>;
clock-names = "ipg", "ahb", "ptp", "enet_clk_ref";
assigned-clocks = <&clks IMX7D_ENET1_TIME_ROOT_SRC>,
<&clks IMX7D_ENET1_TIME_ROOT_CLK>;
assigned-clock-parents = <&clks IMX7D_PLL_ENET_MAIN_100M_CLK>;
assigned-clock-rates = <0>, <100000000>;
phy-mode = "rmii";
phy-supply = <®_LDO1>;
fsl,magic-packet;
};
…
&iomuxc {
…
pinctrl_enet1: enet1grp {
fsl,pins = <
MX7D_PAD_ENET1_RGMII_RX_CTL__ENET1_RGMII_RX_CTL 0x73
MX7D_PAD_ENET1_RGMII_RD0__ENET1_RGMII_RD0 0x73
MX7D_PAD_ENET1_RGMII_RD1__ENET1_RGMII_RD1 0x73
MX7D_PAD_ENET1_RGMII_RXC__ENET1_RX_ER 0x73
MX7D_PAD_ENET1_RGMII_TX_CTL__ENET1_RGMII_TX_CTL 0x73
MX7D_PAD_ENET1_RGMII_TD0__ENET1_RGMII_TD0 0x73
MX7D_PAD_ENET1_RGMII_TD1__ENET1_RGMII_TD1 0x73
MX7D_PAD_GPIO1_IO12__CCM_ENET_REF_CLK1 0x73
MX7D_PAD_SD2_CD_B__ENET1_MDIO 0x3
MX7D_PAD_SD2_WP__ENET1_MDC 0x3
>;
};
pinctrl_enet1_sleep: enet1sleepgrp {
fsl,pins = <
MX7D_PAD_ENET1_RGMII_RX_CTL__GPIO7_IO4 0x0
MX7D_PAD_ENET1_RGMII_RD0__GPIO7_IO0 0x0
MX7D_PAD_ENET1_RGMII_RD1__GPIO7_IO1 0x0
MX7D_PAD_ENET1_RGMII_RXC__GPIO7_IO5 0x0
MX7D_PAD_ENET1_RGMII_TX_CTL__GPIO7_IO10 0x0
MX7D_PAD_ENET1_RGMII_TD0__GPIO7_IO6 0x0
MX7D_PAD_ENET1_RGMII_TD1__GPIO7_IO7 0x0
MX7D_PAD_GPIO1_IO12__GPIO1_IO12 0x0
MX7D_PAD_SD2_CD_B__GPIO5_IO9 0x0
MX7D_PAD_SD2_WP__GPIO5_IO10 0x0
>;
};
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3). 第二路以太网
a). 第二路以太网通过模块预留的RMII或者RGMII接口连接百兆PHY或者千兆PHY来扩展，Colibri iMX7D RMII或者RGMII接口管脚定义请参考手册5.4章节。
b). 同样使用KSZ8041NL 百兆PHY扩展的参考电路请参考这里（原理图示例的SoC MAC端来自Toradex VF61 ARM模块的定义，在iMX7或者其他平台上面不能直接引用，须按照上面手册定义连接），如需要连接千兆PHY，请参考所使用的千兆PHY（如Microchip KSZ9031RNL）手册进行连接
c). 通过ENET2 RMII接口连接KSZ8041NL百兆PHY的device tree配置参考如下patch，和上面第一路以太网不同，这次使用的iMX7 SoC内部的参考时钟输出给PHY，因此在clock项目配置会有不同
https://github.com/simonqin09/colibri_imx7_2nd_ethernet/blob/master/0001-imx7d-2nd-ethernet-support_update_20200218.patch
// 对于 &fec2节点中的 “fsl,mii-exclusive” 参数，因为ENET1和ENET2分别使用其对应的MDIO总线，而不是共享一个MDIO总线，在4.9 kernel下，如果不配置这个参数，驱动会默认都使用ENET1的MDIO去配置ENET2，因此在这里是必须的。但在其他i.MX平台或者mainline kernel下则不一定需要。
// MX7D_PAD_EPDC_BDR0__CCM_ENET_REF_CLK2 配置为0x40000073，因为使用iMX7 SoC内部参考时钟，这个时钟要同时给PHY和MAC提供参考时钟，因此Input和Output都要配置使能，因此需要为 0x40000073，关于pinctrl的更多说明请参考这里。
d). 通过RGMII连接千兆PHY的device tree配置请参考这里
4). 总结
本文基于iMX7示例了双路以太网的设计和配置思路，同时对于其他支持双路MAC的NXP i.MX ARM处理器（如iMX8）的配置思路也都是一致的，只是具体的clock和pinmux定义等要做对应的适配
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